5001拉斯维加斯-智能GaN降压控制器设计——第2部分：配置和优化

【导读】于高效能电源设计中，死区时间的精准节制是均衡效率与靠得住性的要害。传统方案依靠固定的节制器延迟或者繁琐的外部调解，不仅调试耗时，更难以适配差别GaN FET的动态特征，躲藏着过驱毁坏的危害。本文将深切智能GaN降压节制器设计的焦点环节，聚焦在其进步前辈的配置与优化计谋。经由过程论述怎样切确丈量并协同优化导通/关断摆率与延迟，咱们旨于帮忙工程师冲破传统局限，于晋升体系功率密度的同时，最年夜化能效并结实开关元件的安全界限。

择要

于高效能电源设计中，死区时间的精准节制是均衡效率与靠得住性的要害。传统方案依靠固定的节制器延迟或者繁琐的外部调解，不仅调试耗时，更难以适配差别GaN FET的动态特征，躲藏着过驱毁坏的危害。本文将深切智能GaN降压节制器设计的焦点环节，聚焦在其进步前辈的配置与优化计谋。经由过程论述怎样切确丈量并协同优化导通/关断摆率与延迟，咱们旨于帮忙工程师冲破传统局限，于晋升体系功率密度的同时，最年夜化能效并结实开关元件的安全界限。

弁言

本系列文章的第一部门会商了理解开关电源底层物理道理的主要性，并先容了怎样经由过程物理手腕适量地丈量器件的机能体现。于试验台上搭建好电路以后，真实的事情就最先了。与单芯片IC设计差别，节制器用在驱动各类开关器件，是以必需举行必然水平的调解以确保到达最好机能。假如丈量技能再也不是问题，栅极及开关波形将能提供有价值的信息，指出哪些元件值需要修改，以避免毁坏氮化镓(GaN) FET，并促使运行效率到达最优。

优化栅极毗连

为了按捺峰值过冲，该当增年夜栅极上拉电阻的值。假如栅极迟缓上升且无过冲，则FET不会受损，但节制器会延迟导通或者关断以维持设定的死区时间，从而致使与过年夜栅极电阻相干的转换损耗增长。为相识决这个问题，该当减小栅极上拉电阻。请拜见图1来相识栅极电阻对于波形的影响。上方波形显示了利用纯PCB走线的栅极丈量成果，即顶部及底部栅极（TG及BG走线）的上拉及下拉电阻均为0 Ω。下方波形显示了顶部及底部栅极的上拉及下拉电阻均为10 Ω的丈量成果。思量到抱负开关应实现瞬时转换，是以于整个输入电压及输出电流规模内，快速上升且略有过冲（于限值之内）的波形，比过阻尼的栅极波形更为可取。栅极降落波形过冲一样可以经由过程增年夜或者减小栅极下拉电阻来调解。中间波形于以上两种环境之间取患了优良的均衡：一方面防止了与0 Ω环境相干的过冲，另外一方面又不至在像10 Ω环境那样为消弭全数过/下冲而引入过量延迟。上拉/下拉路线分散的一个重要长处是可以或许别离调解每一个电阻。请留意，于图1的中间波形中，2 Ω上拉电阻足以按捺过冲；但于图2中，只需1 Ω下拉电阻，便可改正顶部及底部栅极的上方波形所示的下冲。

图1.串联电阻对于栅极摆率（SW上升）的影响。TG：顶部栅极；BG：底部栅极。上方图形显示使用PCB走线举行栅极毗连(0 Ω)的丈量成果。中间图形显示优化栅极电阻的丈量成果。下方图形显示所有栅极皆有10 Ω电阻与栅极驱动引脚串联的丈量成果。对于在SW节点上升，最要害的值是RTGPULL-UP。

图2.串联电阻对于栅极摆率（SW降落）的影响。TG：顶部栅极；BG：底部栅极。上方图形显示使用PCB走线举行栅极毗连(0 Ω)的丈量成果。中间图形显示优化栅极电阻的丈量成果。下方图形显示所有栅极皆有10 Ω电阻与栅极驱动引脚串联的丈量成果。对于在SW节点降落，最要害的值是RTGPULL-DOWN。

结构不妥或者栅极电阻阻尼设计过在守旧，城市带来不良后果。纵然从阈值角度包管死区时间靠近在零，若转换时间较长，转换损耗也会增长，进而强占总体效率预算。采用FLIR成像装配举行的热阐发证明了这一点。图3很是清晰地显示，于以前的丈量中，0 Ω及10 Ω电阻之间的温升靠近40°C。这注解于FET蒙受的热应力还没有跨越限值以前，可用功率预算已经经呈现丧失。还有有一个需要存眷的问题是，底部栅很可能会虚伪导通。这类征象体现为振铃波形呈现异样膨胀，逐渐靠近底部FET的阈值电压。两个FET同时导通绝非好征象！LTC7890及LTC7891具备低阻抗栅极驱动器，有助在避免这类环境，但仍应优化底部栅极下拉电阻。优化栅极驱动电平的历程可确保FET于所有前提下都能利用智能近零死区时间安全切换，但其他模式或者死区时间应怎样验证呢？

图3.栅极电阻引起的转换损耗的热图象。上方图象是于24 VIN、12 VOUT、10 A前提下得到的，所有栅极走线利用PCB走线电阻，致使顶部FET的峰值温度为52.1°C。下方图象是于不异前提下得到的，不外所有栅极走线利用10 Ω电阻。顶部FET温度升高至93.4°C，输出功率未增长。

选择死区时间延迟

于某些环境下，设计职员可能会选择或者被要求利用必然量的死区时间。LTC7890及LTC7891具备三种死区时间节制模式，如表1所示。智能近零死区时间伺服模式以严酷的时序节制适量的栅极，确保不会残留任何粉碎性的能量程度。自顺应栅极到栅极死区时间模式利用栅极自己存于的开尔文检测阈值，将死区时间不变节制于默许的20 ns。RSET可编程死区时间模式利用不异的内部逻辑，但答应将默许的20 ns值于7 ns到60 ns规模内举行周详调解。假如利用别的两种配置中的任一种，则需要利用栅极旌旗灯号将触发阈值设置为1 V，以验证时序是否按预设履行。

表1.DTC模式配置

选择死区时间时，需要衡量多个因素。为了尽可能降低损耗，应利用智能近零死区时间并依赖智能检测及伺服架构，以最高效率实现尽可能高的功率密度。相识怎样设置并经由过程适量的丈量验证死区时间已经靠近零以后，这凡是是最好选择。图4显示了于优化栅极电阻的环境下，近零死区时间的现实效果。没有可见的反向导通时间，而且没有利用并联肖特基二极管来掩护GaN FET，防止了分外的丧失。是以，电路效率到达最年夜，热应力降至最小。然而，假如设计规范要求比近零更长的某个有限量死区时间，则可以使用自顺应模式，它撑持矫捷设置肆意值，以得到所需的恬静裕度。不外，这会致使GaN FET功率损耗增长，孕育发生更多热量，如图5所示。造成这类分外要求的缘故原由多是治理层于工程上的守旧计谋，或者者工程师不肯过分偏离传统的MOSFET设计规范。不管怎样，LTC7890及LTC7891都为用户提供了充实的选择自由，以顺应各类详细需求。当死区时间延伸时，务必利用热成像装备，记载极度事情前提下FET的效率及峰值热门温度。此举是为了于预期的事情情况前提下，维持须要的热裕度。与栅极电阻同样，死区时间对于FET蒙受的峰值热应力有直接而较着的影响。于12 VOUT、10 A的测试前提下，利用优化的栅极电阻时，顶部FET的峰值温度为56.3°C。这象征着，相对于在0 Ω PCB走线，温度上升了3°C，但思量到瞬态时期不存于过压应力致使FET毁坏，如许的温升是合理的。然而，当利用RSET模式将死区时间增长到35 ns（无智能近零或者自顺应节制的节制器的常见值）时，于不异输出功率下，温度增长10°C以上，到达66.5°C，并且两个FET上都是云云（图6）。显然，于这方面采纳守旧计谋的价钱是效率降低及热量增长，进而压缩功耗预算。假如采用智能近零功效，等量的热损耗即可转化为数十瓦的分外输出功率。是以，于确定死区时间的恬静裕度时，毕竟应优先遵照传统做法，还有是优先思量实证数据？这值患上咱们寻思。

图4.智能近零死区时间节制转换，利用优化的栅极电阻。请留意，使能此模式自动节制死区时间时，开枢纽关头点上没有显示可见的反向导通区域。

图5.35 ns死区时间RSET模式转换，利用优化的栅极电阻。死区时间节制切确，但开关波形中反应的反向导通周期于2 V时清楚可见，由此孕育发生了相称年夜的损耗。

图6.死区时间模式致使的转换损耗的热图象。上方图象是于24 VIN、12 VOUT、10 A前提下得到的，利用智能近零死区时间模式及优化的栅极电阻，致使顶部FET的峰值温度为56.3°C。下方图象是于不异前提下得到的，不外利用RSET模式，配置了35 ns（典型值）死区时间。两个FET的温度均升至66.5°C，输出功率未增长。

开发历程中，可以从ADI公司提供的评估参考设计入手，搭建合理的结构。然后，经由过程严谨的基准丈量技能来丈量及验证设计。云云，开发者终极将得到一个合适产物化的靠得住设计电路。于此历程中，根据本文所述的步伐及技能网络数据，可确保数据是正确可托的。深切理解各类衡量因素和其均衡要领以后，工程师可以或许更好地决议采用何种事情模式、利用甚么外部元件值，更主要的是，清晰地知道为什么要作出这些决议计划。如许一来，不仅能缩短设计周期，削减昂贵的迭代历程，还有能有用削减体系设计中的挫折。

结语

于宽带隙技能领先厂商的连续鞭策下，GaN技能正迅速成长，每一一代产物的CG × RDS(ON)品质因数都有晋升。虽然器件尺寸、电容及导通电阻会跟着每一次迭代而发生变化，但对于运行状态举行靠得住丈量与验证的准确要领始终未变。为了确保设计稳健，并于极度工况下具备充足的安全裕度，于实验台上对于原型举行运行验证仍旧是不成替换的要害环节。假如设计方案切合数据手册的引导原则，结构布线严酷参考了评估板方案，丈量要领也依据本文提供的建议举行，那末“一次乐成、无需返工”的可能性将年夜年夜提高。

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